华为ISCAS2026发布“韬定律”：以时间缩微重构芯片演进路径

自 1965 年提出以来，摩尔定律以 “几何缩微” 为核心，通过持续缩小晶体管尺寸、提升芯片晶体管密度，推动半导体产业六十余年快速发展。但当前该定律已陷入物理极限与经济效益的双重困境，难以适配 AI、高性能计算等领域指数级增长的算力需求。

物理层面，当晶体管尺寸缩小至 3 纳米及以下节点时，量子隧穿效应导致电子不受控制 “泄漏”，芯片稳定性大幅下降，且进一步微缩的物理空间已接近原子级别，技术难度呈几何级上升。经济层面，一条 3 纳米芯片生产线投资超 200 亿美元，单颗尖端芯片设计成本突破 10 亿美元，先进制程下单个晶体管成本不再下降，全球仅少数企业具备跟进能力，产业发展红利逐渐消退。

在此背景下，全球半导体行业亟需摆脱对极致制程的依赖，探索可持续的全新演进路线，“韬定律” 的提出正是对这一行业痛点的针对性回应。

二、核心内涵：以 “时间缩微” 重构芯片演进逻辑

“韬定律” 的核心定义为：以系统性降低时间常数 τ（韬）为核心目标，通过逻辑折叠、3D 集成、光互连等创新技术，持续压缩芯片信号传播时延，在不依赖极致几何微缩的前提下，提升晶体管密度与系统性能，实现半导体与电子系统的持续演进。

与摩尔定律聚焦 “空间尺寸缩小” 不同，“韬定律” 将优化核心从 “几何缩微” 转向 “时间缩微”，构建贯穿器件、电路、芯片、系统的四层协同优化体系。器件层面，优化晶体管与互连电阻、寄生电容，从物理底层缩减器件级时间常数；电路层面，通过 “逻辑折叠” 技术打破传统平面布局边界，将二维电路转为立体结构，缩短关键路径走线长度，降低信号传输损耗；芯片层面，采用 “软件、架构、芯片” 全栈协同设计，细粒度控制指令流与数据流，提升系统并行度；系统层面，定义灵衢总线，重构计算互联协议，降低端到端执行时延。

何庭波在同期发布于《SCIENCE CHINA Information Sciences》的论文《多层电子系统的时间缩放理论》中明确指出，未来十年半导体产业竞争力将源于对系统时间常数的系统性压缩，而非单纯的制程微缩。

三、技术验证：六年量产 381 款芯片，麒麟芯片将首落地

“韬定律” 并非停留在理论层面，已通过华为六年产业实践完成技术验证，形成完整的技术落地体系。

截至 2026 年 5 月，华为基于 “韬定律” 已成功设计并量产 381 款芯片，覆盖通信、汽车、移动终端、AI 计算等领域，包含鲲鹏、昇腾、麒麟等核心芯片系列，累计应用于消费电子、数据中心、智能驾驶等千行百业。

2026 年秋季，华为将发布全新麒麟手机芯片，该芯片将首次完整采用 “逻辑折叠” 技术，基于自由逻辑设计理念实现从单层到双层的跨越，实测数据显示，其晶体管密度从 155 百万晶体管 / 平方毫米提升至 238 百万晶体管 / 平方毫米，等效超越传统几何缩放 3 年迭代进度，SoC 性能核心能效比提升 41%，最高主频提升近 13%。

技术规划层面，华为预计到 2031 年，基于 “韬定律” 的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平，无需依赖 EUV（极紫外光刻）等尖端设备，即可实现芯片性能的持续迭代。

四、行业影响：为国产 AI 芯片提供新路径，助力算力自主可控

“韬定律” 的发布，对全球半导体产业尤其是国产半导体产业具有里程碑意义，为 AI 时代芯片演进提供了非对称竞争思路。

对全球产业而言，该定律打破了摩尔定律的单一演进范式，重构芯片技术评价体系，未来芯片性能衡量核心将从 “制程节点” 转向 “时间效率”，推动先进封装、电路创新、架构设计成为产业竞争核心，降低对尖端光刻设备的依赖，重塑全球半导体产业链格局。

对国产半导体产业而言，在外部技术限制、先进制程获取受限的背景下，“韬定律” 提供了 “绕开制程壁垒、依靠架构与电路创新” 的差异化发展路径，为国产 AI 芯片、高端通用芯片研发提供全新技术指引。国内企业可聚焦逻辑折叠、3D 集成、软硬协同等技术方向，突破物理瓶颈，快速提升芯片性能，助力我国在 AI 算力领域实现自主可控，摆脱外部技术制约。

五、权威评价：开创产业新范式，引领技术长期演进

业内专家对 “韬定律” 的行业价值给予高度认可，认为其开创了半导体产业发展新范式。

复旦大学微电子学院教授周健军表示，“韬定律” 既延续了半导体技术的演进逻辑，又突破了传统路径限制，为全球芯片技术迭代提供新方向，同时为国内产业链明确了发展重点 —— 不必盲目追逐尖端制程，可通过电路创新、先进封装等领域突破实现技术赶超。

何庭波在演讲中强调，未来六到十年，以 “韬定律” 为核心优化目标的企业和生态，将主导全球计算领域发展格局，华为将持续开放相关技术生态，携手产业链伙伴共同推动 “时间缩微” 技术落地，构建自主可控、可持续发展的半导体产业体系。